vhdl大學(xué)實用教程pdf是面向大學(xué)生用戶提供的一套免費的電子課本。本書在各個大學(xué)院校都是比較受歡迎的。書中主要內(nèi)容包含了電路設(shè)計、驗證等理論知識。同樣也可適用于研究生用戶學(xué)習(xí)！用戶在綠色資源網(wǎng)站下載后，可以直接使用pdf閱讀器查看！

vhdl大學(xué)實用教程電子書介紹

這本《VHDL大學(xué)實用教程》由Kenneth L. Shot著，喬廬峰、尹廷輝、李永成、擰坤等人譯，除了對語法進(jìn)行全面、詳盡的介紹之外，還對數(shù)字系統(tǒng)的仿真驗證方法進(jìn)行了深入討論。

全書共16章，前3章概括介紹了VHDL/PLD設(shè)計方法的特點、VHDL程序的基本結(jié)構(gòu)和程序風(fēng)格、測試平臺以及VHDL中的信號。第4章至第7章介紹了組合邏輯電路的設(shè)計與驗證。第8章至第11章介紹了時序電路的設(shè)計方法。第12章至第14章介紹了子程序和程序包。第15章討論了如何采用層次化和模塊化方法實現(xiàn)復(fù)雜數(shù)字系統(tǒng)。第16章給出了多個具有一定規(guī)模和復(fù)雜度的程序，通過這些程序集中展現(xiàn)本書所重點闡述的語法要點和設(shè)計方法。

這本《VHDL大學(xué)實用教程》可作為通信工程、電子工程及相關(guān)專業(yè)高年級本科生和研究生的教材，還適合從事相關(guān)領(lǐng)域科研開發(fā)工作的工程師參考使用。

vhdl大學(xué)實用教程pdf目錄介紹

第1章 使用VHDL和PLD進(jìn)行數(shù)字系統(tǒng)設(shè)計

1.1 VHDL/PLD設(shè)計方法

1.2 需求分析與規(guī)范制定

1.3 VHDL設(shè)計描述

1.4 通過仿真進(jìn)行驗證

1.5 測試平臺

1.6 功能（行為）仿真

1.7 可編程邏輯器件（PLD）

1.8 SPLD和22V10

1.9 目標(biāo)器件的邏輯綜合

1.10 布局布線和時序仿真

1.11 編程和目標(biāo)器件的驗證

1.12 VHDL/PLD設(shè)計方法的優(yōu)點

1.13 VHDL的發(fā)展

1.14 VHDL在仿真和綜合中的應(yīng)用

1.15 本書的主要目標(biāo)

習(xí)題

第2章 實體、結(jié)構(gòu)體和編程風(fēng)格

2.1 設(shè)計單元、庫單元和設(shè)計實體

2.2 實體說明

2.3 VHDL語法定義

2.4 端口模式

2.5 結(jié)構(gòu)體

2.6 編程風(fēng)格

2.7 綜合結(jié)果與程序風(fēng)格的關(guān)系

2.8 抽象和綜合的層次

2.9 層次化設(shè)計與電路的結(jié)構(gòu)描述

習(xí)題

第3章 信號和數(shù)據(jù)類型

3.1 對象分類和對象類型

3.2 信號對象

3.3 標(biāo)量類型

3.4 STD_LOGIC類型

3.5 標(biāo)量文字（scalar literal）和標(biāo)量常量（scalar constant）

3.6 復(fù)合類型

3.7 數(shù)組

3.8 無符號和有符號類型

3.9 復(fù)合文字和復(fù)合常量

3.10 整型

3.11 可綜合的端口類型

3.12 操作符（算子）和表達(dá)式

習(xí)題

第4章 數(shù)據(jù)流風(fēng)格的組合邏輯電路設(shè)計

4.1 邏輯操作符

4.2 數(shù)據(jù)流方式結(jié)構(gòu)體中的信號賦值

4.3 選擇型信號賦值

4.4 布爾型及相關(guān)的操作符

4.5 條件（型）信號賦值

4.6 優(yōu)先級編碼器

4.7 輸入無關(guān)項與輸出無關(guān)項

4.8 譯碼器

4.9 查表法

4.10 三態(tài)緩沖器

4.11 避免組合（邏輯）環(huán)路

習(xí)題

第5章 行為風(fēng)格的組合邏輯電路設(shè)計

5.1 行為風(fēng)格的結(jié)構(gòu)體

5.2 進(jìn)程語句

5.3 順序語句

5.4 case語句

5.5 if語句

5.6 loop語句

5.7 變量

5.8 例題：奇偶校驗檢測器電路

5.9 描述組合邏輯電路的進(jìn)程綜合

習(xí)題

第6章 事件驅(qū)動的仿真

6.1 仿真器類型

6.2 精確化（elaboration）

6.3 信號驅(qū)動器

6.4 仿真器內(nèi)核進(jìn)程

6.5 仿真初始化

6.6 仿真周期

6.7 信號和變量

6.8 δ延遲

6.9 δ延遲和組合環(huán)路

6.10 多重驅(qū)動器

6.11 信號屬性

習(xí)題

第7章 組合邏輯電路的測試平臺

7.1 設(shè)計驗證

7.2 組合邏輯電路的功能驗證

7.3 一個簡單的測試平臺

7.4 物理類型

7.5 單進(jìn)程測試平臺

7.6 等待語句

7.7 斷言（assert）和報告（report）語句

7.8 基于記錄和查找表的測試平臺

7.9 計算激勵和期望結(jié)果的測試平臺

7.10 預(yù)定義的移位操作符

7.11 根據(jù)UUT的功能安排激勵順序

7.12 將UUT與等效模型進(jìn)行比較

7.13 代碼覆蓋率和分支覆蓋率

7.14 組合邏輯電路的網(wǎng)表驗證和時序驗證

7.15 使用VITAL和SDF的時序模型

習(xí)題

第8章 鎖存器與觸發(fā)器

8.1 時序系統(tǒng)及其存儲元件

8.2 D鎖存器

8.3 檢測時鐘邊沿

8.4 D觸發(fā)器

8.5 使能（門控）觸發(fā)器

8.6 其他類型的觸發(fā)器

8.7 PLD中的基本存儲元件

8.8 定時需求與同步輸入數(shù)據(jù)

習(xí)題

第9章 多位鎖存器、寄存器、計數(shù)器和存儲器

9.1 多位鎖存器與寄存器

9.2 移位寄存器

9.3 移位寄存式計數(shù)器

9.4 計數(shù)器

9.5 檢測非時鐘信號的邊沿

9.6 具有微處理器接口的脈寬調(diào)制器

9.7 存儲器